Ziel der Lehrveranstaltung ist es, die FPGA-Implementierung von komplexen Algorithmen unter strengen Anforderungen sowie die unterschiedlichen Aspekte der FPGA-Synthese zu vermitteln. Absolventen sollen in der Lage sein, selbständig schwierige Design-Probleme für FPGAs mit modernen Bausteinen zu lösen.

Die VU vermittelt zuerst einen Überblick über verschiedene Aspekte des FPGA-Designs und setzt anschließend den Schwerpunkt auf

a). effizientes FPGA-Design für schnelle komplexe Algorithmen; synchrone Pipeline

b) FPGA-Design-Flow von der Kodierungstechnik über die Simulation bis zur Synthese inklusive Place& Route.

c) Optische Link in FPGA Virtex-6/7: Implementierung, Robustheits-Test

d) komplexe aktuelle Hardware mit modularem Aufbau (z.B. aus dem Telekommunikationsbereich)

Besondere Beachtung verdienen dabei die Synthese, die zeitlichen Anforderungen (timing constraints),  die Testbench, partielle Rekonfigurierbarkeit, Robustheit des FPGA Designs im Einsatz sowie das Konzept der Testbarkeit.

ECTS Aufstellung:

12h ... Anwesenheit in der Vorlesung: 4 Blöcke a 3 Stunden
20h ... wöchentliche Treffen: 10 Blöcke a 2 Stunden
  5h ... Präsentationen & Vorführung Design
38h ... Bearbeitung des Projektes + Dokumentation
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75h ... Summe

didaktische Konzept:

Vorlesungsblöcke, Lösen konkreter Designprobleme in der Gruppe, laufende Präsentation von Zwischenergebnissen, gemeinsame Diskussion von Problemen, Präsentation und Verteidigung des Endergebnisses