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182.696 Hardware Modeling
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2020S, VO, 1.5h, 1.5EC, wird geblockt abgehalten

Merkmale

  • Semesterwochenstunden: 1.5
  • ECTS: 1.5
  • Typ: VO Vorlesung

Lernergebnisse

Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage

  • die Unterschiede zwischen Software- und Hardware-Entwicklung zu benennen
  • grundlegende VHDL Sprachkonstrukte und -konzepte zu benutzen
  • das Verhalten von in VHDL spezifizierten Hardware Modulen darzustellen
  • aus einer textuellen Beschreibung Hardware Module mit internem Zustand zu entwickeln
  • ein simples Hardware-Design mittels der Hardwarebeschreibungssprache VHDL zu implementieren
  • den Entwurfsweg eines vernünftigen Implementierungsstrategie zu beschreiben
  • Lösungen zu Problemen, die in realen Schaltungen auftreten, zu diskuttieren
  • den Tool Design Flow und Mechanismen die diesen kontrollieren zu beschreiben
  • die einzelnen Schritte der Verifikation zu beschreiben
  • das Testen einer Implementierung voll automatisiert durchzuführen

Inhalt der Lehrveranstaltung

Hardware Entwicklung

  • Motivation und Einführung
  • wichtige Eigenschaften und die Unterschiede zur Software Entwicklung
  • Herausforderungen und Beschreibungssprachen

VHDL

  • Entity, Architecture und Configuration
  • structural und behavioral Programmierung
  • Testbenches, Components und Packages
  • Process, Sensitivity List und Control Flow Anweisungen
  • State Machines, Drei Prozess Methode
  • Datentypen, Attribute, Bibliotheken, Subprogramme, ...

Hardware-Modellierung

  • Design Flow inkl. Verifikation
  • Spezifikation, Partitionierung und Designbeschreibung
  • Handhabung realer Probleme in der Praxis
  • State Machine Design
  • Programmierung in Hinblick auf Wiederverwendbarkeit
  • Synthese und Optimierung
  • Funktionale/Formal Verifikation, automatisiertes Testen

Tools

  • Quartus (Synthese)
  • Questasim (Verifikation)

Methoden

  • kurze Präsentation der Tools Quartus und QuestaSim
  • Erläuterungen anhand von repräsentativen Codebeispielen (verfügbar zum Download über TUowncloud)
  • Online Voting System für Abstimmungen während der Vorlesung
  • freiwillige Übungsbeispiele in TUWEL
  • Vorlesungsstreaming und -aufzeichnung mittels LectureTube (verfügbar in TUWEL)

Prüfungsmodus

Schriftlich

Weitere Informationen

  • stark geblockt zu Beginn des Semesters um einen schnellen Einstieg in VHDL zu gewährleisten (wird für LU Digital Design and Computer Architecture benötigt)
  • Mitschnitte (Slides + Audio) nach der Vorlesung in TUWEL verfügbar
  • benötigte Tools werden in der Vorlesung vorgestellt

ECTS Breakdown

18 h    Anwesenheit in der Vorlesung
19.5 h Laufende Beschäftigung mit dem aktuellen Stoff der VO + Vorbereitung auf die Prüfung
--------------------------------------------------------------------------------------------------------------------------------
37.5h  (= 1.5 ECTS)

Vortragende

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Mo.09:00 - 11:0002.03.2020 - 23.03.2020EI 10 Fritz Paschke HS HW Modeling VO
Di.09:00 - 11:0003.03.2020 - 17.03.2020EI 10 Fritz Paschke HS HW Modeling VO
Mi.09:00 - 11:0004.03.2020 - 18.03.2020EI 10 Fritz Paschke HS HW Modeling VO
Hardware Modeling - Einzeltermine
TagDatumZeitOrtBeschreibung
Mo.02.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Di.03.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mi.04.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mo.09.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Di.10.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mi.11.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mo.16.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Di.17.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mi.18.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
Mo.23.03.202009:00 - 11:00EI 10 Fritz Paschke HS HW Modeling VO
LVA wird geblockt abgehalten

Leistungsnachweis

schriftliche Prüfung auf Papier, Cheat Sheet (siehe TUWEL) wird zur Verfügung gestellt

LVA-Anmeldung

Von Bis Abmeldung bis
10.02.2020 00:00 05.04.2020 23:59

Curricula

StudienkennzahlSemesterAnm.Bed.Info
033 535 Technische Informatik 4. SemesterSTEOP
Lehrveranstaltung erfordert die Erfüllung der Studieneingangs- und Orientierungsphase STEOP

Literatur

Folien, Audiomitschnitte, Literaturreferenzne und Beispiele zum Üben stehen im TUWEL Kurs zur Verfügung

Vorkenntnisse

  • Logikzellen (OR, MUX, FF, etc.)
  • Mealy / Moore Automaten
  • Y-Diagramm
  • Control Flow Konzepte (if-then-else, loops, etc.)
  • Synchrones Schaltungsdesign
  • Hardware Design Flow inklusive Verifikation

Vorausgehende Lehrveranstaltungen

Begleitende Lehrveranstaltungen

Vertiefende Lehrveranstaltungen

Weitere Informationen

Sprache

bei Bedarf in Englisch