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182.696 Hardware Modeling
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2023S, VO, 1.5h, 1.5EC, wird geblockt abgehalten
TUWEL

Merkmale

  • Semesterwochenstunden: 1.5
  • ECTS: 1.5
  • Typ: VO Vorlesung
  • Format der Abhaltung: Online

Lernergebnisse

Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage

  • die grundlegenden Eigenschaft der Hardware-Entwicklung zu benennen
  • grundlegende VHDL Sprachkonstrukte und -konzepte anzuwenden
  • rein kombinatorische Logik, synchrone Logik und Logik mit internem Zustand zu entwickeln
  • passende Lösungen für ein gegebenes Problem in VHDL zu formulieren
  • einen systematischen Plan zur Implementierung und Verifziuerung von Hardware Designs zu entwickeln
  • Herausforderungen während des Prozesses zu identifizieren und entsprechen zu behandeln

Inhalt der Lehrveranstaltung

Hardware Entwicklung

  • Motivation und Einführung
  • wichtige Eigenschaften und die Unterschiede zur Software Entwicklung
  • Herausforderungen und Beschreibungssprachen

VHDL

  • Entity, Architecture und Configuration
  • structural und behavioral Programmierung
  • Testbenches, Components und Packages
  • Process, Sensitivity List und Control Flow Anweisungen
  • State Machines, Drei Prozess Methode
  • Datentypen, Attribute, Bibliotheken, Subprogramme, ...

Hardware-Modellierung

  • Design Flow inkl. Verifikation
  • systematischer und hierarchischer Entwurf, Implementierung und Verifizierung
  • Herausforderung im Schaltungsdesign
  • Zustandsmaschinenentwurf
  • effiziente und nachhaltige Hardware Beschreibung
  • Synthese und Optimierung
  • Funktionale/Formal Verifikation, automatisiertes Testen

Tools

  • Quartus (Synthese)
  • Questasim (Verifikation)

Methoden

Flipped Classrom Konzept

  • Inhalte können mittels kurzer Videos völlig autonom im TUWEL Kurs konsumiert werden
  • kurze Quizes and freiwillige Übungsbeispiele fördern den Lernprozess indem sofortiges Feedback gegeben wird
  • anonymes Feedback und Fragen zu jedem Video möglich
  • Foren zum Austausch unter Studierenden und zur Kommunikation mit dem Lehrpersonal
  • zwei mal pro Woche findet ein Zoom Meeting zur Besprechung von offenen Fragen statt

Prüfungsmodus

Schriftlich

Weitere Informationen

Beginn der Lehrveranstaltung ab 27.2. jederzeit selbstständig möglich! Wechseln Sie einfach in den TUWEL Kurs und legen Sie los!

  • stark geblockt zu Beginn des Semesters um einen schnellen Einstieg in VHDL zu gewährleisten (wird für LU Digital Design and Computer Architecture benötigt)
  • Tools zur Simulation und Synthese werden in der Vorlesung vorgestellt

ECTS Breakdown

25 h    Videos und Quizes
12.5 h Laufende Beschäftigung mit dem aktuellen Stoff der VO + Vorbereitung auf die Prüfung
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37.5h  (= 1.5 ECTS)

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Termine sind immer Montags 16:00 (Zoom) und Donnerstags 09:00 (FAV Hörsaal 1).

!!! Die Vorbesprechung findet am Donnerstag 03.03.2022 um 09:00 statt (gemeinsam mit den Vorbesprechungen zu den LVAs “Digital Design and Computer Architecture” (LU, 182.695) und “Computer Organization and Design” (VO, 182.690) )!!!

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Vortragende Personen

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Do.09:00 - 11:0002.03.2023 - 22.06.2023FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.09:00 - 11:0002.03.2023 FAV Hörsaal 1: https://www.tuwien.at/index.php?id=1770Vorbesprechung (HWmod, DDCA, CA)
Mo.16:00 - 17:0006.03.2023 - 27.03.2023 Zoom: https://tuwien.zoom.us/j/98129800147Online Fragestunde (Zoom)
Hardware Modeling - Einzeltermine
TagDatumZeitOrtBeschreibung
Do.02.03.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.02.03.202309:00 - 11:00 FAV Hörsaal 1: https://www.tuwien.at/index.php?id=1770Vorbesprechung (HWmod, DDCA, CA)
Mo.06.03.202316:00 - 17:00 Zoom: https://tuwien.zoom.us/j/98129800147Online Fragestunde (Zoom)
Do.09.03.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Mo.13.03.202316:00 - 17:00 Zoom: https://tuwien.zoom.us/j/98129800147Online Fragestunde (Zoom)
Do.16.03.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Mo.20.03.202316:00 - 17:00 Zoom: https://tuwien.zoom.us/j/98129800147Online Fragestunde (Zoom)
Do.23.03.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Mo.27.03.202316:00 - 17:00 Zoom: https://tuwien.zoom.us/j/98129800147Online Fragestunde (Zoom)
Do.30.03.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.20.04.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.27.04.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.04.05.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.11.05.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.25.05.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.01.06.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.15.06.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
Do.22.06.202309:00 - 11:00FAV Hörsaal 1 Helmut Veith - INF Vorlesung
LVA wird geblockt abgehalten

Leistungsnachweis

Schriftliche Closed Book Präsenzprüfung. Dauer 60 min.

Prüfungen

TagZeitDatumOrtPrüfungsmodusAnmeldefristAnmeldungPrüfung
Di.11:00 - 13:0002.07.2024Informatikhörsaal - ARCH-INF schriftlich02.05.2024 00:00 - 30.06.2024 23:59in TISSEnd of SS24

LVA-Anmeldung

Von Bis Abmeldung bis
20.02.2023 00:00 02.04.2023 23:59

Curricula

StudienkennzahlVerbindlichkeitSemesterAnm.Bed.Info
033 535 Technische Informatik Pflichtfach4. SemesterSTEOP
Lehrveranstaltung erfordert die Erfüllung der Studieneingangs- und Orientierungsphase STEOP

Literatur

Es wird kein Skriptum zur Lehrveranstaltung angeboten.

Vorkenntnisse

  • Logikzellen (OR, MUX, FF, etc.)
  • Mealy / Moore Automaten
  • Y-Diagramm
  • Control Flow Konzepte (if-then-else, loops, etc.)
  • Synchrones Schaltungsdesign
  • Hardware Design Flow inklusive Verifikation

Vorausgehende Lehrveranstaltungen

Begleitende Lehrveranstaltungen

Vertiefende Lehrveranstaltungen

Weitere Informationen

Sprache

Englisch