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384.088 Labor digitale integrierte Schaltungen
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2020S, UE, 2.0h, 3.0EC

Merkmale

  • Semesterwochenstunden: 2.0
  • ECTS: 3.0
  • Typ: UE Übung

Lernergebnisse

Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage, digitale integrierte Schaltkreise mit modernen Methoden im Team zu entwerfen, zu verifizieren, und für die Wiederverwendbarkeit und Wartbarkeit zu bündeln.

Inhalt der Lehrveranstaltung

  1. Formulieren einer Problemlösung in einer verhaltensbasierten Hardware-Beschreibungssprache
  2. Lernen, den Code von Dritten einzusetzen
  3. Was ist wichtig bei der Verwendung von Drittcode: Licensing, Coding-Style, Integration in die eigene Code-Base
  4. Erstellen eines ins sich abgeschlossenen ("self-contained") Pakets mit Informationen, die von potentiellen BenutzerInnen benötigt werden
  5. Benutzen verschiedener Tools zur Verifikation und Synthese: Yosys, nextpnr, SymbiYosys, GTKWave
  6. Automatisieren von Tasks durch Scripting (Bash scripts, Makefiles, TCL scripts, ...)
  7. Lernen zu kollaborieren (es geht darum, ein Problem zu lösen!), und Tools die Zusammenarbeit unterstützen (git, Telegram, ...)
  8. Es ist nicht wichtig, ein Problem nur für sich allein zu lösen. Es ist wichtig, zu kommunizieren und zusammenzuarbeiten, um große Probleme zu lösen.
  9. Lernen, dass Spezifikationen niemlas vollständig sind (und dass Kommunikation eine Spezifikation teilweise vervollständigen kann)
  10. Lernen, seine eigene Arbeit zu lizenzieren

Methoden

In der Laborübung wird ein Hardware-Design-Projekt in Gruppenarbeit durchgeführt. Das Ziel ist es, eine Spezifikation zu implementieren. Die Korrektheit der Implementierung wird durch formale Verifikationsmethoden bewiesen.

Zusammenarbeit mit KollegInnen ist nicht nur erlaubt, sondern auch erwünscht. Allerdings ist es nicht erlaubt, Designs ohne Bedacht zu kopieren, ohne die Funktionalität der Implementierung im Detail zu verstehen. Dieses Lernziel wird im Rahmen der Abgabegespräche überprüft.

Prüfungsmodus

Prüfungsimmanent

Weitere Informationen

Bei mehr Anmeldungen als Plätzen werden Studierende mit aktivem relevanten Masterstudium (066 438, 066 439, 066 504, 066 507 und 066 508) bevorzugt gegenüber Studierenden anderer Studienrichtungen zur LVA zugelassen. Innerhalb dieser Gruppen entscheidet das Los über die Platzzuordnung.

 

Vortragende

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Di.08:00 - 14:0003.03.2020 - 30.06.2020 Rechnerraum ICT CA0208LDIS
Labor digitale integrierte Schaltungen - Einzeltermine
TagDatumZeitOrtBeschreibung
Di.03.03.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.10.03.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.17.03.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.24.03.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.31.03.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.21.04.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.28.04.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.05.05.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.12.05.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.19.05.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.26.05.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.09.06.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.16.06.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.23.06.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS
Di.30.06.202008:00 - 14:00 Rechnerraum ICT CA0208LDIS

Leistungsnachweis

Laufende Leistungsbeurteilung. Evaluationskriterien sind:

  1. Verständnis der implementierten Aufgaben
  2. Eleganz der Lösung
  3. Aktivität in der Gruppe
  4. Bereitschaft zu Zusammenarbeit
  5. Einhalten fromaler Vorgaben

 

LVA-Anmeldung

Von Bis Abmeldung bis
25.02.2020 00:00 09.03.2020 12:00 09.03.2020 12:00

Gruppen-Anmeldung

GruppeAnmeldung VonBis
Arbiter PUF 106.03.2020 12:0009.03.2020 12:00
Arbiter PUF 206.03.2020 12:0009.03.2020 12:00
CURL-P 106.03.2020 12:0009.03.2020 12:00
CURL-P 206.03.2020 12:0009.03.2020 12:00
Interconnect PUF 106.03.2020 12:0009.03.2020 12:00
Interconnect PUF 206.03.2020 12:0009.03.2020 12:00
JTAG 106.03.2020 12:0009.03.2020 12:00
JTAG 206.03.2020 12:0009.03.2020 12:00
JTAG 306.03.2020 12:0009.03.2020 12:00
KERL 106.03.2020 12:0009.03.2020 12:00
KERL 206.03.2020 12:0009.03.2020 12:00
RO PUF 106.03.2020 12:0009.03.2020 12:00
RO PUF 206.03.2020 12:0009.03.2020 12:00
SRAM PUF 106.03.2020 12:0009.03.2020 12:00
SRAM PUF 206.03.2020 12:0009.03.2020 12:00
Troika 106.03.2020 12:0009.03.2020 12:00
Troika 206.03.2020 12:0009.03.2020 12:00

Curricula

Literatur

Die Vortragsunterlagen zur Lehrveranstaltung sind erhältlich. Auf die jeweils aktuellste Version kann im TISS zugegriffen werden.

Vorkenntnisse

Folgende Kenntnisse sind von Vorteil:

  1. Hardware-Bschreibungssprachen: VHDL, Verilog, SystemVerilog Assertions (SVA), C++, Python, Bash
  2. Formale Modellierungssprachen: SystemVerilog
  3. EDA-Konzepten: Modellierung, Synthese, Optimierung, Technologie-Abbildung, Timing-Analyse, funktionale Simulation, etc.
  4. Kenntnisse von EDA-Tools: Yosys, nextpnr, icetime, Icarus Verilog, GHDL
  5. Kenntnisse digitaler System und Computer-Architektur

Sprache

Englisch