Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage, digitale integrierte Schaltkreise mit modernen Methoden im Team zu entwerfen, zu verifizieren, und für die Wiederverwendbarkeit und Wartbarkeit zu bündeln.

1. Formulieren einer Problemlösung in einer verhaltensbasierten Hardware-Beschreibungssprache
2. Lernen, den Code von Dritten einzusetzen
3. Was ist wichtig bei der Verwendung von Drittcode: Licensing, Coding-Style, Integration in die eigene Code-Base
4. Erstellen eines in sich abgeschlossenen ("self-contained") Pakets mit Informationen, die von potentiellen BenutzerInnen benötigt werden
5. Benutzen verschiedener Tools zur Verifikation und Synthese: Yosys, nextpnr, SymbiYosys, GTKWave
6. Automatisieren von Tasks durch Scripting (Bash scripts, Makefiles, TCL scripts, ...)
7. Lernen zu kollaborieren (es geht darum, ein Problem zu lösen!), und Nutzen von Tools, die Zusammenarbeit unterstützen (git, Telegram, ...)
8. Es ist nicht wichtig, ein Problem nur für sich allein zu lösen. Es ist wichtig, zu kommunizieren und zusammenzuarbeiten, um große Probleme zu lösen.
9. Lernen, dass Spezifikationen niemals vollständig sind (und dass Kommunikation eine Spezifikation teilweise vervollständigen kann)
10. Lernen, seine eigene Arbeit zu lizenzieren

In der Laborübung wird ein Hardware-Design-Projekt in Gruppenarbeit durchgeführt. Das Ziel ist es, eine Spezifikation zu implementieren. Die Korrektheit der Implementierung wird durch formale Verifikationsmethoden bewiesen.

Zusammenarbeit mit KollegInnen ist nicht nur erlaubt, sondern auch erwünscht. Allerdings ist es nicht erlaubt, Designs ohne Bedacht zu kopieren, ohne die Funktionalität der Implementierung im Detail zu verstehen. Dieses Lernziel wird im Rahmen der Abgabegespräche überprüft.

Bei mehr Anmeldungen als Plätzen werden Studierende mit aktivem relevanten Masterstudium (066 438, 066 439, 066 504, 066 507 und 066 508) bevorzugt gegenüber Studierenden anderer Studienrichtungen zur LVA zugelassen. Innerhalb dieser Gruppen entscheidet das Los über die Platzzuordnung.

Um das Zusammenarbeiten im Team zu fördern, wird die Lehrveranstalung in Präsenz angestrebt. Je nach Infektionsgeschehen bzw. Wunsch der Studierenden wird auf Zoom gewechselt.

Aufgrund des Infektionsgeschehens halten wir die Vorbesprechung über Zoom, um erkrankten oder sich in Quarantände befindlichen Studierenden eine Teilnahme zu ermöglichen. Aus diesem Grund werden wir die Termine bis 25.03. per Zoom absolvieren.

Laufende Leistungsbeurteilung. Evaluationskriterien sind:

1. Verständnis der implementierten Aufgaben
2. Eleganz der Lösung
3. Aktivität in der Gruppe
4. Bereitschaft zu Zusammenarbeit
5. Einhalten formaler Vorgaben

Die Vortragsunterlagen zur Lehrveranstaltung sind erhältlich. Auf die jeweils aktuellste Version kann im TISS zugegriffen werden.

Folgende Kenntnisse sind von Vorteil:

1. Hardware-Bschreibungssprachen: VHDL, Verilog, SystemVerilog Assertions (SVA), C++, Python, Bash
2. Formale Modellierungssprachen: SystemVerilog
3. EDA-Konzepten: Modellierung, Synthese, Optimierung, Technologie-Abbildung, Timing-Analyse, funktionale Simulation, etc.
4. Kenntnisse von EDA-Tools: Yosys, nextpnr, icetime, Icarus Verilog, GHDL
5. Kenntnisse digitaler System und Computer-Architektur