384.178 Labor SoC Design
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2022W, UE, 4.0h, 6.0EC
TUWEL

Merkmale

  • Semesterwochenstunden: 4.0
  • ECTS: 6.0
  • Typ: UE Übung
  • Format der Abhaltung: Hybrid

Lernergebnisse

Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage des SoC-Labors üben die Studenten verschiedene Verfahren zum Entwerfen eines Systems on Chip. Das Architekturdesign, der IP-Kauf (FPGA) -Implementierungsablauf. Neben der Einführung einiger Hardware-Verifizierungskonzepte, die bei der Entwicklung von Projekten angewendet werden sollen.

Einführung in System Verilog und das Üben von System Verilog-Assertions und Verifikationstechnologien nach Industriestandard wie OVM und UVM.

Die Studenten werden auch in den ASIC-Designfluss eingeführt und üben einige Hands-on Übungen.

Inhalt der Lehrveranstaltung

Das SoC Design-Projekt in Gruppen wird während des Semesters umgesetzt und Mitte März eingereicht.
- Hardware-Verifizierungsdomäne 
Einführung in die formale Hardwareüberprüfung Funktionsüberprüfung im Entwurfszyklus
- Tools und Methoden zur Hardwareüberprüfung 
Verifizierungsumgebung Metrikgesteuerte Verifizierungsplanung Definition und Erfassung von Metriken Monitore und Kontrolleure Abschluss der Überprüfung Automatisierte Testgenerierung
- System Verilog Assertions
- Industriestandard-Verifikationstechnologien

  • Universal Verification Methodology (UVM)
  • Open Verification Methodology (OVM)
  • Verification Methodology Manual (VMM)

- ASIC Design Flow

 

Methoden

 

 

Praktische Projekte, Präsentationen, Laborübungen

Prüfungsmodus

Mündlich

Vortragende Personen

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Di.14:00 - 14:3011.10.2022Seminarraum CA0322 (Ersatz Proj.-Raum 15) Intro Session
Di.11:00 - 14:0025.10.2022 Computer Room - CA0208Formal Verification Basics
Di.15:30 - 16:3029.11.2022 Computer Room - CA0208Mid term Presentation 1
Di.16:30 - 18:3029.11.2022 Computer Room - CA0208SystemVerilog for design and Verification
Di.11:00 - 14:0006.12.2022 Computer Room - CA0208SystemVerilog Assertions
Di.11:00 - 14:0020.12.2022 Computer Room - CA0208Industrial standard verification technologies
Di.11:00 - 14:0010.01.2023 - 24.01.2023 Computer Room - CA0208ASIC Design flow
Di.14:00 - 15:3010.01.2023 Computer Room - CA0208Mid term Presentation 2
Di.11:00 - 13:0014.03.2023 Computer Room - CA0208Final Demo
Labor SoC Design - Einzeltermine
TagDatumZeitOrtBeschreibung
Di.11.10.202214:00 - 14:30Seminarraum CA0322 (Ersatz Proj.-Raum 15) Intro Session
Di.25.10.202211:00 - 14:00 Computer Room - CA0208Formal Verification Basics
Di.29.11.202215:30 - 16:30 Computer Room - CA0208Mid term Presentation 1
Di.29.11.202216:30 - 18:30 Computer Room - CA0208SystemVerilog for design and Verification
Di.06.12.202211:00 - 14:00 Computer Room - CA0208SystemVerilog Assertions
Di.20.12.202211:00 - 14:00 Computer Room - CA0208Industrial standard verification technologies
Di.10.01.202311:00 - 14:00 Computer Room - CA0208ASIC Design flow
Di.10.01.202314:00 - 15:30 Computer Room - CA0208Mid term Presentation 2
Di.17.01.202311:00 - 14:00 Computer Room - CA0208ASIC Design flow
Di.24.01.202311:00 - 14:00 Computer Room - CA0208ASIC Design flow
Di.14.03.202311:00 - 13:00 Computer Room - CA0208Final Demo

Leistungsnachweis

Praktische Projekte und Präsentationen

Prüfungen

TagZeitDatumOrtPrüfungsmodusAnmeldefristAnmeldungPrüfung
Fr. - 14.03.2025mündlichKeine Anmeldung-Final

LVA-Anmeldung

Von Bis Abmeldung bis
04.10.2022 16:00 25.10.2022 20:00 25.10.2022 20:00

Curricula

StudienkennzahlVerbindlichkeitSemesterAnm.Bed.Info
066 504 Masterstudium Embedded Systems Pflichtfach

Literatur

Es wird kein Skriptum zur Lehrveranstaltung angeboten.

Vorausgehende Lehrveranstaltungen

Sprache

Englisch