384.178 Labor SoC Design
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2021W, UE, 4.0h, 6.0EC

Merkmale

  • Semesterwochenstunden: 4.0
  • ECTS: 6.0
  • Typ: UE Übung
  • Format der Abhaltung: Hybrid

Lernergebnisse

Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage des SoC-Labors üben die Studenten verschiedene Verfahren zum Entwerfen eines Systems on Chip. Das Architekturdesign, der IP-Kauf (FPGA) -Implementierungsablauf. Neben der Einführung einiger Hardware-Verifizierungskonzepte, die bei der Entwicklung von Projekten angewendet werden sollen.

Einführung in System Verilog und das Üben von System Verilog-Assertions und Verifikationstechnologien nach Industriestandard wie OVM und UVM.

Die Studenten werden auch in den ASIC-Designfluss eingeführt und üben einige Hands-on Übungen.

Inhalt der Lehrveranstaltung

Das SoC Design-Projekt in Gruppen wird während des Semesters umgesetzt und Mitte März eingereicht.
- Hardware-Verifizierungsdomäne 
Einführung in die formale Hardwareüberprüfung Funktionsüberprüfung im Entwurfszyklus
- Tools und Methoden zur Hardwareüberprüfung 
Verifizierungsumgebung Metrikgesteuerte Verifizierungsplanung Definition und Erfassung von Metriken Monitore und Kontrolleure Abschluss der Überprüfung Automatisierte Testgenerierung
- System Verilog Assertions
- Industriestandard-Verifikationstechnologien

  • Universal Verification Methodology (UVM)
  • Open Verification Methodology (OVM)
  • Verification Methodology Manual (VMM)

- ASIC Design Flow

 

Methoden

 

 

Praktische Projekte, Präsentationen, Laborübungen

Prüfungsmodus

Mündlich

Vortragende Personen

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Di.12:00 - 13:0005.10.2021 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)Kurseinführung
Di.12:00 - 14:0012.10.2021 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)Introduction to Hardware Verification
Di.12:00 - 13:0019.10.2021 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)Projektgruppen und Abstract-Einreichung
Di.12:00 - 14:0009.11.2021 System Verilog (LIVE)System Verilog
Di.12:00 - 14:0016.11.2021 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)System Verilog Assertions
Di.13:00 - 16:0023.11.2021 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)Erste Mid-term Projektpräsentation
Di.13:00 - 16:0011.01.2022 https://tuwien.zoom.us/j/9510952108?pwd=eDMzanBvamMxVnljeStDa0JuSHYzUT09 (LIVE)Zweite Mid-term Projektpräsentation

Leistungsnachweis

Praktische Projekte und Präsentationen

Prüfungen

TagZeitDatumOrtPrüfungsmodusAnmeldefristAnmeldungPrüfung
Di. - 08.03.2022mündlich12.11.2021 12:00 - 07.03.2022 23:59in TISSFinal Project Demo

Gruppentermine

GruppeTagZeitDatumOrtBeschreibung
Group ADi.09:00 - 11:3007.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group A
Group ADi.09:00 - 11:3014.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group A
Group ADi.09:00 - 11:3018.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group A
Group ADi.09:00 - 11:3025.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group A
Group BDi.12:00 - 14:3007.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group B
Group BDi.12:00 - 14:3014.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group B
Group BDi.12:00 - 14:3018.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group B
Group BDi.12:00 - 14:3025.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group B
Group CDi.15:00 - 17:3007.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group C
Group CDi.15:00 - 17:3014.12.2021 System Verilog exercises in Computer Room CA0208384.178 Labor SoC Design Group C
Group CDi.15:00 - 17:3018.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group C
Group CDi.15:00 - 17:3025.01.2022 ASIC Design flow in Computer Room CA0208384.178 Labor SoC Design Group C

LVA-Anmeldung

Von Bis Abmeldung bis
05.10.2021 16:00 26.10.2021 20:00 26.10.2021 20:00

Gruppen-Anmeldung

GruppeAnmeldung VonBis
Group A26.10.2021 13:0012.11.2021 12:00
Group B26.10.2021 13:0012.11.2021 12:00
Group C26.10.2021 13:0007.11.2021 12:00
P1:Formal Verification for GPUs13.10.2021 10:3019.10.2021 14:00
P2: Dynamic Reconfiguration IOT device13.10.2021 10:3019.10.2021 14:00
P3 Reliability management of modular FPGA applications13.10.2021 10:3019.10.2021 14:00
P4: Accuracy of approximate circuits13.10.2021 10:3019.10.2021 14:00
P5: Integration of an encryption coprocessor into an open-source low-power microcontroller (PULPissimo)13.10.2021 11:0019.10.2021 14:00
P6: Dynamic Reconfiguration of different IoT device protocols17.10.2021 12:00

Curricula

StudienkennzahlSemesterAnm.Bed.Info
066 504 Masterstudium Embedded Systems

Literatur

Es wird kein Skriptum zur Lehrveranstaltung angeboten.

Vorausgehende Lehrveranstaltungen

Sprache

Englisch