LDIS startet am 12. März 2019, 08:00, im Rechnerraum des ICT (CA0208)
Diese LVA verfolgt die folgenden Ziele:
- Synthese: Verstehen eines Standard-Hardware-Synthese-Flows (Ziel-Architektur: FPGA)
- Verifikation: Erlernen funktionaler Verifikationsmethoden zum Debuggen von Hardware-Designs
- Untersuchung: Kennenlernen von Methoden zum Verstehen von Hardware-Designs
Die Laborübung gliedert sich in einen theoretischen und einen praktischen Teil. Der theoretische Teil behandelt Konzepte für den Entwurf integrierter Schaltungen, sowie die Benutzung von Tools, die für die Bewältigung Laborübung von Nutzen sind. Studierende können frei wählen, welche Tools und Sprachen sie verwenden wollen. Allerdings wird nur für die in der Laborübung präsentierten Tools Unterstützung angeboten.
Der praktische Teil gliedert sich in drei Aufgaben mit wachsender Komplexität, welche in Einzelgruppen gelöst werden. Die Aufgaben sind binnen vorgegebener Fristen zu lösen. Der Lernerfolg wird im Rahmen von Abgabegesprächen und Zwischebpräsentationen überprüft.
Zusammenarbeit mit KollegInnen ist nicht nur erlaubt, sondern auch erwünscht. Allerdings ist es nicht erlaubt, Designs ohne Bedacht zu kopieren, ohne die Funktionalität der Implementierung im Detail zu verstehen. Dieses Lernziel wird im Rahmen der Abgabegespräche überprüft.
Bei mehr Anmeldungen als Plätzen werden Studierende mit aktivem relevanten Masterstudium (066 438, 066 439, 066 504, 066 507 und 066 508) bevorzugt gegenüber Studierenden anderer Studienrichtungen zur LVA zugelassen. Innerhalb dieser Gruppen entscheidet das Los über die Platzzuordnung.
Laufende Leistungsbeurteilung. Evaluationskriterien sind:
- Verständnis der implementierten Aufgaben
- Eleganz der Lösung
- Einhalten fromaler Vorgaben
Abgabemöglichkeit für die Aufgaben bestehen zu allen Laborterminen im Rechnerraum am ICT. Für Abgabewünsche außerhalb der Laborzeiten besteht die Möglichkeit zur Terminvereinbarung per E-Mail.
