384.088 Labor digitale integrierte Schaltungen
Diese Lehrveranstaltung ist in allen zugeordneten Curricula Teil der STEOP.
Diese Lehrveranstaltung ist in mindestens einem zugeordneten Curriculum Teil der STEOP.

2019S, UE, 2.0h, 3.0EC

Merkmale

  • Semesterwochenstunden: 2.0
  • ECTS: 3.0
  • Typ: UE Übung

Ziele der Lehrveranstaltung

LDIS startet am 12. März 2019, 08:00, im Rechnerraum des ICT (CA0208)

Diese LVA verfolgt die folgenden Ziele:

  1. Synthese: Verstehen eines Standard-Hardware-Synthese-Flows (Ziel-Architektur: FPGA)
  2. Verifikation: Erlernen funktionaler Verifikationsmethoden zum Debuggen von Hardware-Designs
  3. Untersuchung: Kennenlernen von Methoden zum Verstehen von Hardware-Designs

 

Inhalt der Lehrveranstaltung

Die Laborübung gliedert sich in einen theoretischen und einen praktischen Teil. Der theoretische Teil behandelt Konzepte für den Entwurf integrierter Schaltungen, sowie die Benutzung von Tools, die für die Bewältigung Laborübung von Nutzen sind. Studierende können frei wählen, welche Tools und Sprachen sie verwenden wollen. Allerdings wird nur für die in der Laborübung präsentierten Tools Unterstützung angeboten.

Der praktische Teil gliedert sich in drei Aufgaben mit wachsender Komplexität, welche in Einzelgruppen gelöst werden. Die Aufgaben sind binnen vorgegebener Fristen zu lösen. Der Lernerfolg wird im Rahmen von Abgabegesprächen und Zwischebpräsentationen überprüft.

Zusammenarbeit mit KollegInnen ist nicht nur erlaubt, sondern auch erwünscht. Allerdings ist es nicht erlaubt, Designs ohne Bedacht zu kopieren, ohne die Funktionalität der Implementierung im Detail zu verstehen. Dieses Lernziel wird im Rahmen der Abgabegespräche überprüft.

 

Weitere Informationen

Bei mehr Anmeldungen als Plätzen werden Studierende mit aktivem relevanten Masterstudium (066 438, 066 439, 066 504, 066 507 und 066 508) bevorzugt gegenüber Studierenden anderer Studienrichtungen zur LVA zugelassen. Innerhalb dieser Gruppen entscheidet das Los über die Platzzuordnung.

 

Vortragende

Institut

LVA Termine

TagZeitDatumOrtBeschreibung
Di.08:00 - 12:0012.03.2019 - 25.06.2019 Rechnerraum ICT CA0208LDIS
Di.08:00 - 12:0009.04.2019Seminarraum 384 LDIS
Di.10:00 - 12:0009.04.2019 Rechnerraum ICT CA0208LDIS
Labor digitale integrierte Schaltungen - Einzeltermine
TagDatumZeitOrtBeschreibung
Di.12.03.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.19.03.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.26.03.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.02.04.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.09.04.201908:00 - 12:00Seminarraum 384 LDIS
Di.09.04.201910:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.30.04.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.21.05.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.04.06.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.18.06.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS
Di.25.06.201908:00 - 12:00 Rechnerraum ICT CA0208LDIS

Leistungsnachweis

Laufende Leistungsbeurteilung. Evaluationskriterien sind:

  1. Verständnis der implementierten Aufgaben
  2. Eleganz der Lösung
  3. Einhalten fromaler Vorgaben

Abgabemöglichkeit für die Aufgaben bestehen zu allen Laborterminen im Rechnerraum am ICT. Für Abgabewünsche außerhalb der Laborzeiten besteht die Möglichkeit zur Terminvereinbarung per E-Mail.

LVA-Anmeldung

Von Bis Abmeldung bis
01.03.2019 00:00 22.03.2019 12:00 22.03.2019 12:00

Curricula

Literatur

Die Vortragsunterlagen zur Lehrveranstaltung sind erhältlich. Auf die jeweils aktuellste Version kann im TISS zugegriffen werden.

Vorkenntnisse

Folgende Kenntnisse sind von Vorteil:

  1. Harwdare-Bschreibungssprachen (VHDL und/oder Verilog)
  2. Kenntnisse digitaler System und Computer-Architektur

Sprache

Englisch