Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage

- den ASIC und FPGA Designflow zu erläutern;

- wichtige Synthesealgorithmen wie Logiksynthese und Technologiemapping zu demonstrieren;

- einfache Designs in FPGAs zu modellieren, zu validieren, und zu implementieren;

- die Simulations- und Synthesesemantik einer HDL (VHDL oder Verilog) zu diskutieren;

- HDL Modelle für Netzlisten, Datenfluss, Prozesse, Algorithmen zu entwerfen, zu simulieren und zu validieren.

Die Vorlesung basiert auf dem Buch "Lehrbuch Digitaltechnik" von Jürgen Reichardt. Der Link zur digitalen Version des Buches ist unter "Literatur" angegeben. Zusätzlich sind die Folien und ergänzende Unterlagen für angemeldete Studierende im Downloadbereich der LVA verfügbar.

Die Themengebiete sind: Modellierung digitaler Schaltungen, VHDL, fortgeschrittene Logikminimierung, physikaische Implementierung und Beschaltung von Logikgattern, Datenpfadkomponenten, Latches, Flipflops und Register, Entwurf synchroner Schaltungen, Synchronisation,  Programmierbare Logik und weitere Themen der Digitaltechnik.

Die LVA findet dieses Jahr im Hybridmodus statt.

Der Inhalt wird in Vorlesungen vermittelt und die praktischen Teile werden in Übungen erworben und vertieft.

Vorlesung:

Die Vorlesung findet nur Online statt, und die benützten Werkzeuge sind Zoom und TUWEL.

In TUWEL werden die Vorlesungsunterlagen bereitgestellt: Vorlesungsfolien und voraufgenommener Vortrag.

Zu den Vorlesungszeiten jeweils Diesntags, 9-11 Uhr, finden Zoom Meetings statt. Dort wird der Inhalt der Woche kompakt zusammengefasst und die Möglichkeit geboten, Fragen zu stellen  und zu diskutieren.

Übung:

Der Übungsteil besteht aus zwei Teilen:

1. Einem "Design-Time"-Teil, bei dem alle essentiellen Schritte im Design-und-Verifikations-Flow durch ein fortlaufendes Beispiel durchlaufen werden
2. Einem "Run-Time"-Teil, bei dem das im "Design-Time"-Teil entworfene System auf einer FPGA-Plattfrom betrieben und verifiziert wird

 Als HDL kommt VHDL und Verilog zur Anwendung.

Die Anmeldung ist zur Absolvierung der LVA notwendig, ermöglicht den Download der Folien und ist zur Absolvierung der Laborübungen (zusätzliche Gruppenanmeldung) notwendig.

Diese LVA ist, unter anderem, Teil des Embedded Systems Master Programms, und da insbesondere des SoC Tracks. Das Institut für Computertechnik bietet dazu auch andere, relevante Lehrveranstaltungen an.

ECTS Aufstellung:

26h ...   Anwesenheit in der Vorlesung/Übung
10h ...   VELS/Simulation Aufgaben
18h ...  Labore
21h ...   Vorbereitung auf die Prüfung
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75h ...  entspricht 3 ECTS

Die Prüfungen werden schriftlich oder mündlich abgehalten. Der Modus ist beim jeweiligen Prüfungstermin ersichtlich. Für das Antreten bei der Prüfung ist das positive Absolvieren der VHDL-Übungen notwendig.

Bei der Prüfung sind keine Unterlagen oder technische Hilfsmittel (z. B. Taschenrechner) erlaubt.

Übungen:

• 7 VELS/Simulationsbeispiele: 10 Punkte jedes -> 70 Punkte
• 1 FPGA Labor: 30 Punkte

Aus den Übungen müssen mindestens 51 Punkte erreicht werden, um zur Prüfung zugelassen zu werden.
Die Überschusspunkte 52-100 werden zur Notenbewertung mitgenommen, also maximal 49 Punkte.
Prüfung: maximal 100 Punkte
Bewertung: maximal 149 Punkte möglich:

0-74 Punkte -> N5

75-93 Punkte -> G4

94-112 Punklte -> B3

113-131 Punkte -> U2

132-149 Punkte -> S1

Die Anmeldung ist zur Absolvierung der LVA notwendig, ermöglicht den Download der Folien und ist zur Absolvierung der Laborübungen notwendig.

Reichardt, Jürgen, Lehrbuch Digitaltechnik, Oldenbourg Verlag, 2013.

Kesel, Frank / Bartholomä, Ruben, Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs, Oldenbourg Verlag, 2013