vertiefte Kenntnisse der analogen integrierten Schaltungstechnik
Design und Layout eines ICs mit Cadence
VO Design for Testability
Termine für die VO Design for Testability werden in der Vorbesprechung vereinbart.
Die bzw. der Studierende muss zumindest 1 Lehrveranstaltung(en) aus folgender LVA Liste positiv absolviert haben: