Der Kurs beginnt mit der Einführung der Hardware-Verifizierungsdomäne und der funktionalen Überprüfung im Designzyklus. Der Student lernt, wie er eine Chip-Funktionalität effizient verifizieren kann, indem er die Hardware-Verifikations-Tools und -Methoden (Metrik-gesteuerte Verifikationsplanung, Verifikationsumgebung, Definition und Sammlung von Metriken, Monitore und Checker, Verifikationsabschluss, automatisierte Testgenerierung) untersucht. Der Kurs wird den Studenten auch Industriestandard-Verifikationstechnologien wie OVM und UVM vorstellen. System Verilog-Sprache für die funktionale Überprüfung wird untersucht und durch Laborsitzungen angewendet.

<br class="Apple-interchange-newline"><div></div>         679/5000   Kursübersicht

- Hardware-Verifizierungsdomäne (1 Woche)
o Einführung in die formale Hardware-Verifikation
o Funktionale Verifikation im Designzyklus
- Hardware-Verifikations-Tools und -Methoden (2 Wochen)
o Verifizierungsumgebung
o Metrikgetriebene Verifikationsplanung
o Metriken Definition und Sammlung
o Monitore und Kontrolleure
o Verifikationsabschluss
o Automatische Testgenerierung
- System Verilog zur funktionalen Überprüfung (5 Wochen)
- Industriestandard Verifikationstechnologien (4 Wochen)
o Universelle Verifikationsmethodik (UVM)
o Offene Verifikationsmethode (OVM)
o Verifikationsmethodikhandbuch (VMM)
o Uhr Domain Crossing (CDC)
o Reset Domänenüberquerung (RDC)

Sprechzeiten

2 Stunden Vortrag + 1,5 Stunden Labor pro Woche für 12 Wochen

ECTS Breakdown 75h (3 ECTS)

- 24 Stunden Vorträge und Prüfung

- 18h Labor Sitzungen

- 33 Stunden Designübungen

N.B. Der Kurs wird auf Englisch durchgeführt.

Die Kursnote basiert auf 3 praktischen Entwurfsprojekten und zwei Prüfungen.
- Halbzeitprüfung: 20%.
- Drei praktische Designprojekte werden jeweils mit 15% benotet.
- Abschlussprüfung: 35%.

- Hardware- und Schaltungsentwurf
- Grundkonzept der Hardwarebeschreibungssprachen
- Systems Engineering und Design-Zyklus