Die wesentlichen Ziele der Übung sind (1) Erlernen der Handhabung des Logikanalysators sowie Erforschen von dessen Möglichkeiten und Grenzen (2) Veranschaulichung des Design-Flow eines digitalen Chips(FPGA) an einem praktischen Beispiel, Kennenlernen der typischen Tools (3) Sammeln erster Erfahrungen im Debugging digitaler Schaltungen

Inhalte der gleichnamigen Vorlesung, insbesondere Design-Flow (VHDL & Simulation) sowie Testen & Debuggen eines VHDL-Designs praktischer Umgang mit digitalen Messinstrumenten

Teilnahme an der Vorbesprechung unbedingt erforderlich (Gruppeneinteilung, Termineinteilung, Arbeitsabläufe)!

Im Rahmen der LVA sind im Labor praktische Übungsaufgaben zu bearbeiten und die Lösungswege in Form eines Protokolles zu dokumentieren. Die Bearbeitung erfolgt in der Gruppe. Am Ende der LVA erfolgt eine praktische Prüfung im Labor, bei der eine ähnliche Aufgabenstellung zu lösen ist. Diese Prüfung erfolgt einzeln. Die Gesamtnote setzt sich aus folgenden Teilbeurteilungen zusammen: * Multiple-Choice Test am Beginn jeder neuen Übungsaufgabe * Protokolle * praktische Abschlussprüfung

Ort: per WWW

INSTITUT FÜR TECHNISCHE INFORMATIK- Embedded Computing Systems http://ti.tuwien.ac.at